【FPGA】VHDL 语言的数据对象有哪些？VHDL常量、信号和变量的申明方法

VHDL 对象有 4 种，即信号（Signal）、变量（Variable）、常量（Constant）和文件（File）。其中文件（File）是 VHDL’93 标准中新通过的，它是不可以综合的。下面介绍一下常量、信号和变量的申明方法。

1．信号（Signal）

信号用于将元件的装配端口连在一起形成模块，它的作用相当于连接元件的导线。信号是实体间动态数据交换的手段，信号申明格式如下：





在关键字 SIGNAL 后跟一个或者多个信号名，每个信号名将建立一个新信号，用冒号把信号名和信号的数据类型分隔开，信号数据类型规定信号包含的数据类型信息及初始化信号指定的初值。

实体说明部分、结构体说明和程序包说明都能声明信号，全局信号在程序包中声明，它们被所属的实体分享。

2．变量（Variable）

变量用于存储进程和子程序中的局部数据，变量的赋值是立即执行的，没有延时。变量的申明格式如下：





关键字 VARIABLE 后跟着一个或多个变量名，每个变量名对应建立一个新变量。

variable_type 字段定义了变量的数据类型，并且还可以指定一个可选的初值。此外，还需要注意的是只可以在进程说明部分和子程序说明部分声明变量。

和信号相比，变量有以下优点：

• 变量处理起来更快，因为变量赋值是立即发生的，而信号却必须为此事件作相应的处理。

• 变量用很少的存储器，相反为了做一个调度安排和处理信号属性，需要存储更多的信号信息。

• 变量比信号更容易实现同步处理。

3．常量

常量是为特定的数据类型值所赋予的名称，如果需要在多个具体元件中存放一个固定值就使用常量。例如可以如下定义常量 PI（π ）：





定义常量的格式如下：





一般情况下，VHDL 中的常量是在程序包申明中进行申明，而在程序包体中指定具体的值。

使用常量需要注意以下几个问题：

• 在程序包中说明的常量被全局化。

• 在实体说明部分的常量被那个实体中任何结构体引用。

• 在结构体中的常量能被其结构体内部任何语句采用，包括为进程语句采用。

• 在进程说明中说明的常量只能在进程中使用。

• 在数组和一些线性运算中经常用常量表，VHDL 的设计描述用常量表特别适于实现 ROM 网络的威廉希尔官方网站 与函数设计。