[通信设备]

基于高速串行数字技术的JESD204B链路延时设计

2018-11-21 16:51:43 2013 转换器 adc 接口

0 描述 JESD204B 链路是数据转换器数字接口的最新趋势。这些链路利用高速串行数字技术提供很大的益处（包括增大的信道密度）。此参考设计解决了其中一个采用新接口的挑战：理解并设计链路延迟。一个示例实现了确定性延迟，确定包含德州仪器 (ti) LM97937 ADC 和 Xilinx Kintex 7 FPGA 的系统的链路延迟。主要特色保证 JESD204B 链路中的确定性延迟理解链路延迟与链路延迟变体之间的权衡因素使用公式化和基于规程的方法来设计链路延迟使用德州仪器 (TI) 的 ADC16DX370 或 LM97937 ADC 以及 Xilinx Kintex 7 FPGA 实现 JESD204B 链路 1 Schematic/Block Diagram.pdf 162.35 KB , 下载次数: 4 参考指南.pdf 125.02 KB , 下载次数: 7 技术参考资料.pdf 330.11 KB , 下载次数: 9 光绘文件.zip 706.11 KB , 下载次数: 3
举报淘帖0 只看该作者最近下载过的用户(8) 相关推荐 • 构建JESD204B链路的步骤 336 • JESD204B协议介绍 513 • 如何让JESD204B在FPGA上工作？FPGA对于JESD204B需要多少速度？ 2548 • FPGA高速数据采集设计之JESD204B接口应用场景 2107 • FPGA高速数据采集设计之JESD204B接口应用场景 4934 • JESD204B串行数据链路接口问题 5548 • JESD204B串行接口时钟的优势 3367 • 串行LVDS和JESD204B的对比 2687 • 构建JESD204B链路的步骤 4401 • JESD204B 串行链路的均衡器优化 4405