请问Verilog怎么实现二维数组输出？

各位大哥，求教一下，Verilog如何实现二维数组输出。看过网上的例程，一般都是拆成一维数组输出的，但是如果数组有很多个元素，那么好像写起来很麻烦，请问有没有什么方法，可以实现。谢谢各位大哥[C] 纯文本查看 复制代码
module fsmc(input clk,inout  [7:0] A,inout  [15:0] D,input fsmc_nwe,input fsmc_noe,input fsmc_ne,output reg  [15:0] word_data [7:0]);reg  [15:0] indata;//reg [15:0] word_data [7:0];//写数据到FPGAalways@(negedge fsmc_nwe or posedge clk)beginif(fsmc_nwe==0)beginif(fsmc_ne==0)beginword_data[A]<=D; endendend[C] 纯文本查看 复制代码
reg [15:0] word_data [7:0];fsmc U3(.clk(clk),.A(ADDR),.D(DATA),.fsmc_ne(fsmc_ne),.fsmc_nwe(fsmc_nwe),.fsmc_noe(fsmc_noe),.word_data(word_data));