FPGA从并加载解决方案的实现

FPGA

现场可编程门阵列（FPGA）作为专用集成威廉希尔官方网站（ASIC）领域的一种半定制威廉希尔官方网站，可以根据设计的需要灵活实现各种接口或者总线的输出，在设备端的通信产品中已得到越来越广泛的使用。FPGA 是基于静态随机存储器（SRAM）结构的，断电后程序丢失后的每次上电都需要重新加载程序。且随着FPGA 规模的升级，加载程序的容量也越来越大，如Xilinx 公司的Spartan - 6 系列中的6SLX150T，其加载容量最大可以达到4.125 MB。

1]2 从并加载方式的实现

以Xilinx 公司Spartan - 6 系列FPGA 为例，与从并加载相关的管脚如表1 所示。

表1 从并加载管脚名称

由表1 可以看出，从并加载接口占用的管脚资源是比较多的，即使加载数据总线使用8 位，也要14 个管脚，CPU 一般没有这么多通用输入/输出（GPIO）口，因此从并加载一般和CPLD 配套使用。其加载流程如图1所示。

图1 SPARTAN-6 从并加载流程

3]

4]5 结束语

使用基于CPLD 的FPGA 从并加载方案，相对于其它几种加载方式，虽然加载管脚增多，但加载时间大大缩短，并且如果提高CPU 局部总线的写速度，加载速度有进一步提高空间，满足通信系统快速启动的要求，具有很高的实用价值。