分布式系统的组合相位噪声性能怎么评估？

在分布式系统中，共同噪声源是相关的，而分布式噪声源如果不相关，在RF信号组合时就会降低。对于系统中的大部分组件，这都可以非常直观地加以评估。对于锁相环，环路中的每个组件都有与之相关联的噪声传递函数，它们的贡献是控制环路以及任何频率转换的函数。这会在尝试评估组合相位噪声输出时增加复杂性。本文基于已知的锁相环建模方法，以及对相关和不相关贡献因素的评估，提出了跟踪不同频率偏移下的分布式PLL贡献的方法。

吴秀英

2019-8-2 16:52:58

ADI公司
带有分布式锁相环的相控阵的系统级LO相位噪声模型
摘要
对于数字波束成形相控阵，要生成LO，通常会考虑的实现方法是向分布于天线阵列中的一系列锁相环分配常用基准频率。对于这些分布式锁相环，目前文献中还没有充分记录用于评估组合相位噪声性能的方法。
在分布式系统中，共同噪声源是相关的，而分布式噪声源如果不相关，在RF信号组合时就会降低。对于系统中的大部分组件，这都可以非常直观地加以评估。对于锁相环，环路中的每个组件都有与之相关联的噪声传递函数，它们的贡献是控制环路以及任何频率转换的函数。这会在尝试评估组合相位噪声输出时增加复杂性。本文基于已知的锁相环建模方法，以及对相关和不相关贡献因素的评估，提出了跟踪不同频率偏移下的分布式PLL贡献的方法。
简介
对于任何无线电系统，都需要为接收器和激励器精心设计本地振荡器(LO)生成的实现方法。随着数字波束成形在相控阵天线系统中不断普及，需要在大量分布式接收器和激励器中分配LO信号和基准频率，这让设计变得更加复杂。
在系统架构层面需要权衡的因素包括，分配所需的LO频率或分配较低的频率基准，以及在靠近使用点的物理位置产生所需的LO。通过锁相环从本地产生LO是一种高度集成的现成选项。下一个挑战是评估来自各种分布式组件以及集中式组件的系统级相位噪声。
采用分布式锁相环的系统如图1所示。常用基准频率被分配至多个锁相环，各产生一个输出频率。图1a中的LO输出被假设为图1b的混频器的LO输入。

图1.分布式锁相环系统。每个振荡器都被锁相到一个共同的参考振荡器上。从1到N的LO信号都应用到相控阵中所示的混频器的LO端口上。
系统设计人员面临的一个挑战是跟踪分布式系统的噪声贡献、了解相关和不相关的噪声源，并估计整体的系统噪声。在锁相环中，这个挑战变得更加严峻，因为噪声传递函数都是锁相环中的频率转换和环路带宽设置的函数。

周彦楠

2019-8-2 16:53:59

动机：组合锁相环测量示例
图2所示为针对组合锁相环的测量示例。这些数据是通过组合来自多个ADRV9009收发器的发射输出获得的。图中所示为单个IC、两个组合IC和四个组合IC的情况。对于这个数据集，在IC组合之后，可以看到明显的10logN改进。为了达到这个结果，需要采用一个低噪声晶体振荡器参考源。下一节建模的动机是推导出一种方法，以计算在具有许多分布式收发器的大型阵列中，更广泛地说是在具有分布式锁相环的任何架构中，这种测量结果会如何变化。

图2.两个组合锁相环的相位噪声测量
锁相环模型
锁相环中的噪声建模已有充分的文档记录。1-5图3所示为输出相位噪声图。在这种类型的图中，设计师可以快速评估环路中每个组件的噪声贡献，而这些贡献因素累计起来即可决定整体的噪声性能。模型参数设置为代表图2所示的数据，源振荡器用于估算将大量IC组合在一起时的相位噪声。
要检验分布式锁相环的效果，首先要从PLL模型导出参考贡献和其余PLL组件的贡献。

图3.典型的锁相环相位噪声分析，显示所有组件的噪声贡献。总噪声是所有贡献因素的总和。
将已知的PLL模型扩展为分布式PLL模型
下文将介绍为具有多个分布式锁相环的系统计算组合相位噪声的过程。这种方法的前提是能够将参考振荡器的噪声贡献与VCO和环路组件的噪声贡献分离开来。图4所示为一个假设的分布式示例，一个参考振荡器对应多个PLL。这个计算假设了一个无噪声分布，这不切实际，但可以用来说明原理。假设分布式PLL的噪声贡献是不相关的，并减少10logN，其中N表示分布式PLL的数量。随着通道增加，噪声在较大偏移频率下得到改善，对于大型分布系统，噪声变得几乎完全由参考振荡器主导。

图4.开始采用分布式锁相环相位噪声建模方法：从锁相环模型中提取参考振荡器和锁相环中除参考振荡器外的所有其他组件的相位噪声贡献。作为分布式锁相环数量的函数，组合相位噪声假设参考噪声是相关的，而分布在多个PLL之间的噪声贡献是不相关的。
图4所示的示例简化了对参考振荡器分布的假设。在真正的系统分析中，系统设计人员还应该考虑参考振荡器分布中的噪声贡献，它们会降低总体结果。但是，像这样的简化分析是非常有用的，能够让人了解架构方面的权衡会如何影响系统的总体相位噪声性能。接下来我们来看看分布系统中相位噪声的影响。
参考分布中的相位噪声说明
接下来将评估两个分布选项示例。考虑的第一种情况如图5所示。在这个示例中，选择了一个常用于快速调谐VCO频率的宽带PLL。参考信号的分布是通过时钟PLL IC实现的，这种IC也常用于简化数字数据链路（如JESD接口）的时序限制。左下角显示了各个贡献因素。这些贡献因素位于器件的频率，并未调整到输出频率。右下角的相位噪声图显示了不同数量的分布式PLL的系统级相位噪声。

图5.分布中具有PLL IC的分布式宽带PLL。
该模型的有些特性值得注意。假设采用一个高性能晶�

黄鹏

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吴秀英

周彦楠

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