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[问答]

在sp601板上设计映射时发生以下错误该怎么办?

嗨,
尝试P& R设计,但我在映射阶段遇到错误,我不明白:
错误:位置:866 - 没有足够的有效站点放置以下IOB:IO标准:名称= LVCMOS25,VREF = NR,VCCO = 2.50,TERM = NONE,DIR =
BIDIR,DRIVE_STR = 12 IO IO_x
这可能是由于网站上可用的网站数量不足
设备,过多的禁止站点或不兼容的I / O标准已锁定或范围受限于I / O Bank
有效的网站。
这种情况可能由一个(或全部)解决
以下行动:a)将类似标准的IOB分组到最小数量的I / O Bank中
使用LOC或范围约束。
b)通过选择最大化特殊IOB的可用I / O Bank资源
尽可能降低容量I / O Bank。
c)如果适用,减少用户禁止站点的数量或使用
更大的设备。
错误:地点:382 - 布局者无法为IOB找到可行的解决方案
在你的设计中。
这可能是由于SelectiO银行业务限制造成的。
列出了特定标准的每个组。
标准LVCMOS25(Vref = NR Vcco = 2.50 Terminate =无)14个IO,12个锁定。
(5输入,7输出,2双向)标准SSTL18_II(Vref = 0.90 Vcco = 1.80终止=无)39 IO,39锁定。
(0输入,23输出,16双向)标准DIFF_SSTL18_II(Vref = NR Vcco = 1.80终止=无)6个IO,6个锁定。
(0输入,2输出,4双向)标准LVDS_25(Vref = NR Vcco = NR终止=无)2个IO,2个锁定。
(2输入,0输出,0双向)
我没有IO或IO_x(设计和ucf)名称中的任何IO,但在银行汇总中写入。
一些帮助会很棒!
FPGA.rar 10 KB

回帖(2)

张秀梅

2019-10-28 06:22:29
fpga.rar 10 KB
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胡丹丹

2019-10-28 06:30:30
您需要确保给定Bank中指定位置的所有引脚都具有相同的IO_STANDARD(并且您的VccIO硬件已连接到此标准)。
例如,这是UCF中的时钟引脚
NET“clk_in”IOSTANDARD = LVDS_25;
NET“clk_in”LOC =“K15”;
这将“clk_in”放入Bank 1(根据您的设备的引脚分配,S6 LX16-CSG324)。
您所有其他Bank1引脚是否都具有相同的IO_STANDARD?
这是“tx_out”的赋值:
NET“tx_out”LOC =“K14”;
U4上## 25
这也在Bank 1中。
这个引脚的IO_STANDARD是什么?
我认为你没有在UCF中指定它(我找不到它)。
我认为未指定的IO_STANDARD的默认值是LVCMOS25,它将匹配您的错误和错误报告中的这一行:
标准LVCMOS25(Vref = NR Vcco = 2.50 Terminate =无)14个IO,12个锁定。
并且与“clk_in”的分配不兼容。
我没有检查你的整个UCF,但你应该解决这个问题并检查其他相同类型的UCF。
问候,
霍华德
----------“我们必须学会做的事情,我们从实践中学习。”
- 亚里士多德
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