是否可以在FPGA周围放置多个电容器？

以下是您可能会发现有用的几种资源：
http://www.interfacebus.com/Design_Capacitors.html
Analog Devices MT-101
在第一个中，有一个简单的方程式。
即使你以5 MHz运行I / O，你仍然需要一些更小的电容，因为它们越小，它们的频率响应就越高。
如果你的威廉希尔官方网站 板足够小，那么电源的去耦应该足够接近，你不需要增加电容器的容量。
您确定需要FFG1156封装的更好的导热性吗？
如果你没有任何移动的空气，那么更好的导热性对你来说没什么用，除非让包装中的热量积聚，特别是如果它最终会进入外壳。
由于您的I / O速度很慢，您的逻辑频率是否会一样慢？
如果您有未使用的I / O银行，您是否计划将来使用，或者您真的不需要它们？
我认为如果您选择的是热结电阻比实际功耗更大，则需要在选择器件之前做一些更好的功耗估算。
此外，通过选择非常大的FFG1156封装，您可以保证至少具有10层PCB（2个电压+ 2个内部信号+初级+次级+ 4个接地= 10个）。
最后，直接在零件上方的松饼粉丝很便宜，只有几毫米高。
如果你担心公共高度，你有没有确定你的设计中的I / O连接器是什么？
人们拥有笨重的双手，可以更好地使用bigclunky和高大的连接器。
-约旦
这个签名故意留空。
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是的，如果包括所有IO组，则去耦电容将更多。
您需要遵循ug483中提到的推荐的十进制。
--Krishna

克里斯， 
将您的Artix 7部件与Kintex 7部件进行比较似乎不适合苹果比较。
这就是为什么我这么认为：
你的Artix 7部件是一个非常大的包装，很大一部分没有连接。
然而，裸片本身可能在那些没有连接区域的I / O中，这些连接区域与焊盘相距一定距离。
或者，由于所有7系列在结构上非常相似，因为Artix芯片比Kintex芯片小，所以引线键合更长。
在同名FFG900封装中观察Kintex 7 325T可以看到一个紧密的引脚，可能在键合时的线距较小。
引线键合长度的差异可以减少所需的去耦。
并非Kintex 7系列的所有I / O都是3.3V I / O.
较低的电压I / O需要较少的瞬时电流进行开关，因此I / O bank需要较少的去耦。 
如果您想减少去耦上限，您需要计算您真正需要的内容，因为用户指南中的建议可能是银行同时切换50％或更多I / O的最坏情况。
如果您不需要这么多I / O引脚和bank，请考虑I / O较少的器件。
如果您的设计是真正的面料驱动，那么升级到具有较少I / O的Kintex 7。
如果您需要I / O，请尝试将一些I / O更改为更低的电压信号标准。 
威廉希尔官方网站 板布局也有助于您的去耦。
计划将威廉希尔官方网站 板的核心作为电压平面，在相邻的接地层上使用薄的预浸材料。
这在威廉希尔官方网站 板本身中产生了良好的去耦电容。
如果您计划在计算中使用它，请计划最差情况下的预浸料厚度和电容的最差电介质常数。
此外，尝试使用焊盘内和金属填充过孔，以减少焊盘本身的电感。
-约旦
这个签名故意留空。

嗨克里希纳和约旦，
感谢您的意见。
我选择Artix7的原因是成本低，而只有这部分XC7A200TFFG1156具有较低的热阻，300 IO应该足够我的情况，而如果我去其他部分，将添加额外的风扇，我真的想要一个小型卡
。
银行的推荐上限为1 100uF，3 4.7uF和5 0.47uF。
如果我只在银行中使用一半IO，电容器应该是一半吗？
如果我没有使用银行的任何一个引脚，我应该删除所有的大写字母吗？
如果所有IO都以5MHz，3.3V运行，我可以保留一个100uF的上限吗？
谢谢。
克里斯