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关于VHDL中的信号读取问题，求解答

本帖最后由 Leo_Tseng 于 2012-10-1 17:40 编辑

在VHDL中，a:=b;c:=a;为什么不能在同一进程中出现？变量的值不是立即变化的吗？这样有什么不可以的呢？为什么在verilog中就可以呢

回帖（3）

庞庆博

2012-10-1 20:31:53
这是阻塞赋值与非阻塞赋值的问题，在always语句中也是顺序执行的，说硬件描述语言是并行的，指的是进程与进程之间是并行的。
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lstcspring

2012-10-2 12:05:33
记住一点，你的代码要用硬件威廉希尔官方网站 能实现才行
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胡凯渊

2012-10-22 14:32:31
注意verilogalways中加了begin end 是顺序执行语句 的，vhdl进程中语句是到endprocess 后一起执行的，所以是不行的
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