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检查下编译时，时序约束和引脚约束有没有问题
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我也出现过这样的情况，你是不是在quartus ii中编译的测试文件，
直接用quartus ii调用modelsim，在quartus ii编译成功的是.v文件，不是测试文件.vt |
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2015-9-24 16:32:42
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houxiaoxiao 发表于 2015-9-24 16:32 我是编译.v文件没有出错，但是仿真就提醒有错，还有我不是自动调用的，我是自己写do 文件的 |
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这个我就不知道了，我都是直接调用的
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2015-10-8 15:40:03
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我记得明德扬的视频和电子书有讲这部分的，可以参考
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2015-10-12 08:55:24
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可否贴出报错截图
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综合后，还要编写testbench文件。具体assignment中settings——simulation（toolname为modelsim-altea，output netist为verilog），点ok，然后processing——start——start test bench、、会有一个提示成功，然后file——open——simulation（你所编写代码的文件夹里面）—modelsim，到这里会看到一个rtl_work的文件夹，在下面的文件名打一个*号，再点打开，会出现很多不同后缀的文件，找到后缀为.VT的文件。直接双击，这时打开的就是testbench文件，写好后保存。再打开assignment——setting，最下面，将compile test bench选中，点击后面的testbenchs——new——testbench name（这个的后缀为X_vlg_tst，X就是你的模块名），写完记得点击ADD ，然后一路点击OK，最后再菜单tools进行仿真即可
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有谁知道用quartus，调用modelsim仿真时，为什么modelsim一闪就关闭吗？但是我单独打开modelsim时，又是正常的
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叶大兵亮 发表于 2015-10-12 21:15 那个名字好像是有两个的，一个是的的。vt文件名，一个才是模块名 |
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2015-10-14 09:38:01
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