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没用过M4的产品，上网查了一下，大概有这些，资料不全，大家可以相互讨论，为M4活动预热。
Cortex-M 系列处理器都是二进制向上兼容的，这使得软件重用以及从一个 Cortex-M 处理器无缝发展到另一个成为可能。 
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在硬件中完成对中断的响应
Cortex-M 系列处理器的中断响应是从发出中断信号到执行中断服务例程的周期数。它包括： 检测中断、背对背或迟到中断的最佳处理、提取矢量地址、将易损坏的寄存器入栈、跳转到中断处理程序。 这些任务在硬件中执行，并且包含在为 Cortex-M 处理器报出的中断响应周期时间中。在其他许多体系结构中，这些任务必须在软件的中断处理程序中执行，从而引起延迟并使得过程十分复杂。 NVIC 中的尾链 下载附件 [size=0.83em](19.34 KB) 在背对背中断的情况下，传统系统会重复完整的状态保存和还原周期两次，从而导致更高的延迟。Cortex-M 处理器通过在 NVIC 硬件中实现尾链技术简化了活动中断和挂起的中断之间的转换。处理器状态会在比软件实现时间更少的周期内自动保存在中断条目上并在中断退出时还原，从而显著提升低 MHz 系统的性能。 |
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NVIC 对迟到的较高优先级中断的响应
NVIC 进行的堆栈弹出抢占 同样，如果异常到达，NVIC 将放弃堆栈弹出并立即为新的中断提供服务，如上所示。通过抢占并切换到第二个中断而不完成状态还原和保存，NVIC 以具有确定性的方式实现了缩短延迟。 |
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丰富的连接
功能和性能的组合使基于 Cortex-M3 的设备可以有效处理多个 I/O 通道和协议标准，如 USB OTG (On-The-Go)。 |
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易于使用的技术
Cortex-M4 通过一系列出色的软件工具和 Cortex 微控制器软件接口标准 (CMSIS) 使信号处理算法开发变得十分容易。 内核面积、频率范围和功耗取决于工艺、库和优化。上面引用的数字是使用低功耗工艺技术和 ARM 物理 IP 标准单元库和 RAM 的合成内核的说明。面积数字包括中央内核（包括 DSP 扩展、嵌套矢量中断控制器 (NVIC) 和总线矩阵），但不包括可选组件（包括内存保护单元、嵌入式跟踪宏单元、断点单元、数据检测点单元和 Trace Port Interface Unit。 速度优化的实现是指为了实现目标频率性能而做出的库选择、合成流决策和折衷。面积优化的实现是指为了实现目标面积密度而做出的库选择、合成流决策和折衷。 |
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