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郭仁昭
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我在以前的代码基础上,又加入部分的代码,逻辑单元使用量竟然减少了,求告知
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我在以前的代码基础上,又加入部分的代码。加入的部分代码只是为了增加部分的新功能(原来的代码没有改动),编辑后逻辑单元使用量竟然比原代码的使用量减少了,求告知
使用语言: verilog
环境: quartusii
芯片: CPLD Altera
回帖
(3)
冷锋
2016-8-27 15:53:01
可能是加的代码有问题,把你以前的一些功能给优化掉了,查一下输入是否有问题!!!!或者看一下每一个模块占得资源就能看出来了!
可能是加的代码有问题,把你以前的一些功能给优化掉了,查一下输入是否有问题!!!!或者看一下每一个模块占得资源就能看出来了!
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郭仁昭
2017-4-14 10:40:57
谢谢了
谢谢了
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刘旺
2017-4-14 16:29:13
说明你之前的代码太乱了
说明你之前的代码太乱了
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