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ISE Verilog仿真
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我使用ISE13.4 Verilog_test_fixture
仿真
。我的源程序是模块化设计的,几个子模块间用wire线把输入输出连接,在仿真的时候这些线全为x,这该怎么办?
回帖
(2)
lee_st
2017-4-25 17:49:31
没搞过,看看了哦,
没搞过,看看了哦,
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lee_st
2017-4-26 13:24:11
用modelsim可以仿真的
用modelsim可以仿真的
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