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嗨，
我使用相同的设计在V6和V5中执行。 它的利用率在V6中小于50％，在V5中小于90％。 但是，V6的实现时间比V5多2倍。 这是正常的吗？ 我不会将coregen中的任何宏定义从V5更改为V6。 是原因吗？ 谢谢！！ 以上来自于谷歌翻译 以下为原文 Hi, I use the same design to do implementation in V6 and V5. Its utilization is lesser than 50% in V6, and more than 90% in V5. However, the implementation time in V6 is more 2X than V5. Is it normal? I don't change any macro definition in coregen to V6 from V5. Is it the cause? Thanks!! 
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7个回答
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嗨，
我使用的是ISE 12.1。 V6器件为XC6VLX760-FF1760。 V5设备是XC5VLX330-FF1760。 谢谢！！ 以上来自于谷歌翻译 以下为原文 Hi, I use ISE 12.1. V6 device is XC6VLX760-FF1760. V5 device is XC5VLX330-FF1760. Thanks!! |
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实施的哪个阶段需要更长时间？
（我猜它是映射器）您是否尝试比较两个构建的报告文件？ 以上来自于谷歌翻译 以下为原文 What phase of the implementation takes longer? (I'm guessing its the mapper) Did you try comparing the report files for the two builds? |
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另外，理想情况下，您应该重新生成核心
以上来自于谷歌翻译 以下为原文 Also, ideally you should be regenerating your cores |
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嗨，shantesh，
PAR时间太长，无法满足所有保持时间违规。 相同的设计可以满足2 VIRTEX-5，我只是将它们合并为单个VIRTEX-6。 除路由拥塞和结果保持时间违规外，它不会显示任何错误。 谢谢！！ 以上来自于谷歌翻译 以下为原文 Hi, shantesh, The PAR time is too long and fail to meet all hold time violations. The same design can meet in 2 VIRTEX-5, and I just merge them into single VIRTEX-6. It doesn't show any error except routing congestion and result hold time violation. Thanks!! |
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对于13.1，已经有了一些改进。
如果你还没有，你应该尝试13.1。 我还建议您检查时钟路径中是否存在保持错误所涉及的时钟，以查看是否存在异常的延迟或偏斜。 在.par日志文件末尾附近有一个时钟摘要，它将提供此信息。 以上来自于谷歌翻译 以下为原文 There have been some improvements wrt hold time issues for 13.1. You should give 13.1 a try if you haven't already. I'd also suggest that you check your clock paths for the clocks involved in the hold errors to see if there is an unusual amount of delay or skew. There's a clock summary near the end of the .par log file that will provide this information. |
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您的V6 LX760设计能否满足时序要求？
如果不能满足时序，实施时间会很长 以上来自于谷歌翻译 以下为原文 Can your design in V6 LX760 meet timing? If can't meet timing, the implementation time will be very long |
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如果您在V6 LX760中的设计在路由中存在问题，则请检查WP381：Virtex-6 FPGA路由优化威廉希尔官方网站
。
您可以从xilinx网站下载 以上来自于谷歌翻译 以下为原文 If your design in V6 LX760 has issue in routing, p lease check the WP381: Virtex-6 FPGA Routing Optimization Design Techniques. You can download it from xilinx website |
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只有小组成员才能发言，加入小组>>
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