Coolrunner 2 CPLD UART环回在TXD线路上产生噪声

嗨团队，
我在我的卡设计中使用Coolrunner 2 XC2C256 -7FT256 CPLD。
该设计要求我将UART线（TXD，RXD，RTS和CTS）引脚复用为4个端口。
它是TXD和RTS的1：4复用逻辑，其中RXD和CTS引脚为4：1解复用逻辑。
当我在CPLD中实现这个MUX，Synthesize，Fit和编程时，我的逻辑不起作用。
所以我刚刚删除了逻辑，只是通过缩短TXD和RXD线路以及RTS和CTS线路来实现CPLD内部环回。
使用赋值RXD = TXD语句并在我的verilog代码中分配CTS = RTS语句。
当我在TXD线上传输一个字符时，它必须环回并显示在我的Teraterm串行监视器程序上。
这也行不通。
我探测了示波器上的TXD线，发现只要有转换，我就会在TXD线上看到NOISE。
我删除了环回逻辑并探测了TXD线，转换是正确的，信号是干净的。
但是当我向UART添加任何逻辑时，我发现TXD引脚上的噪声可能是什么原因？
它是否与IDE中的任何设置和UCF文件中的引脚定义有关，这导致了此问题。
我的UART波特率是9600，没有流量控制。
CPLD的VIO为1.8V。
当我尝试VIO = 3.3V时，我没有看到噪音，但TXD线上没有发生转换。
谁可以帮我这个事。
问候，
Halesh



以下为原文

Hi Team,
I am using Coolrunner 2 XC2C256 -7FT256 CPLD in my card design. The design requires me to Multiplex the UART line (TXD, RXD, RTS and CTS) pins to 4 ports. It is a 1:4 mux logic for TXD and RTS where as 4:1 demux logic for RXD and CTS pins.
WHen i implemented this MUX in the CPLD, Synthesize, Fit and program it my logic is not working.
So i just removed the logic and just did a internal loopback in CPLD by shorting TXD and RXD lines and RTS and CTS lines.
used assign RXD=TXD statement and assign CTS=RTS statements in my verilog code.
When i transmit a character on TXD line it has to loopback and display back on my Teraterm serial monitor program. This also is not working.
I probed the TXD line on the scope and found that whenever there is a transition i am seeing NOISE on the TXD line.
I removed the loopback logic and probed the TXD line the transitions were proper and signal was clean.
But when i add any logic to the UART lined i am seeing noise on the TXD pin what may be the reason?
Is it related to any settings in IDE and pin definitions in UCF file which is causing this problem.
My UART baud rate is 9600 and no flow control. VIO for the CPLD is 1.8V. When i try with VIO=3.3V i am not seeing the noise but there are no transitions happening on the TXD lines.
Can anyone help me on this.
Regards,
Halesh