[问答]

如何使用FPGA器件进行ASIC原型设计

问答对人有帮助，内容完整，我也想知道答案 0 我的设计完全在Verilog中，并且已经使用Spartan FPGA进行了测试。我将源代码提供给ASIC工厂，以实现作为ASIC使用他们（我认为）的概要工具。我的问题是，有没有办法使用任何Xilinx工具，如核心生成器，设计摘要报告等来估算AND / OR门，翻转/触发器等的数量？据我所知，工具集中出现的.ngc或其他文件假设Xilinx的推广，因此它们对任何其他工厂/设计公司都没用，因为它们有自己的构造。所以我想知道是否有一种方法（ROM）根据标准术语（如“可用门”）估算ASIC的大小。任何建议都会赞赏。谢谢。 Bhal Tulpule 以上来自于谷歌翻译以下为原文 I have a design that is completely in Verilog and has been tested using Spartan FPGA. I am giving the source code to an ASIC fab house to implement as an ASIC using their (I think) Synopsis tools. The question I have is, is there a way to estimate the number of AND/OR gates, flip/ flops etc. using any of the Xilinx tools such as Core generator, Design Summary reports etc. ? As i understand it, the .ngc or other files that come out out of the toolset assume Xilinx promitives and as such they are not useful for any other fab/ design house since they have their own constructs. So I would like to know if there is a way to (ROM) estimate the size of the ASIC in terms of standard terms s like "usable gates". Any suggestions would appreciated. Thanks. Bhal Tulpule 0
2019-7-25 13:44:31　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答举报王燕相关推荐 • 如何利用现成FPGA开发板进行ASIC原型开发？ 1702 • ASIC到FPGA的代码是怎样进行转换的？ 2874 • 高密度IC设计中ASIC与FPGA选择谁 1463 • ASIC原型验证的实现 2704 • 请问扩大软件使用这一趋势对ASIC与SoC原型威廉希尔官方网站和总设计过程有何影响？ 1063 • 采用FPGA软件验证的ASIC与SoC原型威廉希尔官方网站 1726 • 高频RFID芯片的FPGA原型验证平台设计及验证 2415 • ASIC和FPGA的区别 2387 • 怎么利用Synphony HLS为ASIC和FPGA架构生成最优化RTL代码？ 2209 • 高频RFID芯片的FPGA原型验证平台的设计及结果介绍 3448 1个回答

答案对人有帮助，有参考价值 0 嗨Bhal，没门。你会发现很多关于“门数”主题的线索。但这里还有一件重要的事情。如果某些HDL通过ASIC工具创建一些标准单元实现，则没有独特的结果。这取决于综合约束。您可以从ISE综合中了解到，您可以在区域和速度之间进行选择。 ASIC工具也是如此，它们有更多的选择，因为威廉希尔官方网站可以分解为单个门而不是LUT。 desingn库的选择也有影响。所以忘了它。让工厂的设计师完成他们的工作，他们会告诉你最终的结果。最好花时间为晶圆厂人员提供良好的设计要求。（时钟频率，功率限制，驱动强度，I / O时序（！）等）亲切的问候 Eilert 以上来自于谷歌翻译以下为原文 Hi Bhal, no way. You will find a lot of threads about the "gate count" topic. But here's even one more thing important. If some HDL goes through the ASIC tools to create some standard cell implementation there's no unique result. It depends on the synthesis constraints. You know from the ISE synthesis that you can choos between area and speed. Same goes for ASIC tools and they have much more options, since the circuits are brocen down to single gates instead of LUTs. And the choice of the desingn library also has an influence. So just forget it. Let the designers at the fab do their work and they will tell you the final result. Better spend your time providing the fab people with good design requirements. (clock frequency, power limits, drive strength, I/O timings(!) etc.) Kind regards Eilert

2019-7-25 14:01:25 评论举报陈舒斌