zc706 Si5324上看不到时钟输出

嗨，大家好！
我很重视Zynq开发和ZC706板。
我试图使用1G铜SFP插头在sfp上建立一个简单的以太网环回。
遗憾的是设计不起作用，经过一段时间的调试后，我确定sfp IP（Xilinx的千兆以太网PCS / PMA）保持复位状态（未设置resetdone输出）。
在那种情况下，我决定检查时钟，所以我测量了电阻器R251上的时钟，它给出了预期的125MHz。
我观察到的相同的良好结果是在电容器C138和C141之后测量信号的差异。
不幸的是，我没有在Si5324的引脚29和28上看到任何时钟输出，在衰减抖动之后，应该将我的125 MHz反馈回FPGA和SFP IP。
我的设计很简单。
它由1G eth PCS / PMA示例设计（用于完成正确的时钟和复位）组成，只需要很少的修改就可以将一些信号带到示例设计模块之外，例如，重置。
我添加了MMCM，用于从200MHz的默认时钟和一些缓冲区合成125MHz。
我还回放了GMII接口以查看计算机上FPGA的数据包弹跳。所有VHDL源都在附件中。
我还在Si5324数据表及其系列参考手册中发现了两个相互矛盾的信息。
第一个说在那里引脚说明：
有源低输入，用于执行器件的外部硬件复位。
将所有内部逻辑重置为已知状态并强制设备注册
isters为其默认值。
复位期间禁用时钟输出。
复位或上电后必须对器件进行编程才能得到a
时钟输出。
有关详细信息，请参见Family Reference Manual。
该引脚具有弱上拉功能。
在家庭参考手册中有：
为了便于设备的制造和台架测试，已经选择了默认的寄存器设置
器件处于全功能模式，具有易于观察的输出时钟。
请参阅设备的数据表。
在家庭参考手册中说明了更合理的观点，但此时我不知道该怎么想。
Si5324是否需要编程才能工作？
感谢您的帮助，祝您有个愉快的一天！
MaciejKopeć“人民”，Geralt转过头，“喜欢发明怪物和怪物。
然后他们自己似乎不那么滔天了。
当他们盲目醉酒，欺骗，偷窃，殴打他们的妻子，饿死一个老妇人，当他们用斧头杀死一只被困的狐狸或用箭头捣乱最后一只现存的独角兽时，他们喜欢认为在黎明时进入别墅的Bane是
比他们更骇人听闻。
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