[问答]

如何在sim_tb_top中模拟两个FPGA芯片2芯片接口？

问答对人有帮助，内容完整，我也想知道答案 0 嗨，我想创建自己的接口，通过芯片2芯片接口的专有设计交换数据。我将在一个FPGA（A）中创建数据模式，通过芯片2芯片交换发送，将其存储在第二个FPGA（B）中，然后将其返回到FPGA（A）进行比较。我想创建一个sim_tb_top.v来实例化设计的两半（即为不同的FPGA上的每个模块创建两个xdc文件）并编译并模拟设计的sim_tb_top.v。我将如何进行此操作？我应该创建两个项目并在每个项目中定义接口IP并创建具有唯一IP名称的输出产品以在第三个顶级项目设置中进行模拟吗？通过实例化两个接口IP？具体问题是顶层仿真将如何知道XDC文件具有公共引脚位置参考但是针对不同的FPGA封装？即XDC是否具有特定于xdc文件唯一的包/ loc实例的信息？ 0
2020-3-17 08:55:38　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答举报石建军相关推荐 • 在FPGA中模拟SPI接口要如何保证这个时序要求呀？ 2029 • 更改sim_tb_top.v没有成功的解决办法？ 786 • ARM M0的两个IO在芯片scan mode下需要做特别处理吗 2508 • 没有用于存储器端口FIFO的驱动时钟信号 1578 • 要用FPGA控制一个芯片并读取其内的数据，该芯片有两个引... 2975 • 如何在virtex2pro中使用两个串口？ 1113 • 如何在Genesys接口上调制两个信号？ 2104 • 如何添加atlys主板上的DDR2时序配置？ 1233 • FPGA系统设计中，如果用两个FPGA工作，应该如何设计两片之间的通信？ 3611 • 请问ADF4159在PCB布板中两个模拟第AGND少接了一个对芯片性能有没有影响 1228 1个回答

答案对人有帮助，有参考价值 0 既然你提到了XDC文件，我假设你想要发布帖子＆amp; 路线时序模拟？因为如果您只想进行行为模拟，则无需担心约束。我的建议仍然是有两个项目，每个FPGA一个。你可以有第三个项目用于模拟，但我的猜测是，将模拟测试平台添加到两个现有项目之一同样容易。在另一个项目中构建后P＆amp; R时序仿真模型，并将其添加到具有测试平台的模拟专用源中。然后，您可以在顶级测试平台中将其与当前项目一起实例化。 FPGA之间的任何互连都需要在测试平台中进行。如果您希望在调试代码时拥有更标准的流程，则实际上可以为两个项目执行此操作。即每个项目包括测试平台的其他项目仿真模型，并使用另一个项目的完整时序模拟作为参考，以任何模式（行为/功能，翻译后，后P＆amp; R）测试当前项目。至于位置约束，模拟忽略它们。甚至后期翻译模拟也不需要或不希望知道设备的实际物理引脚。测试平台中的所有互连仅使用顶级端口上的信号名称。 - Gabor

2020-3-17 09:15:00 评论举报杨玲