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Vivado工具(2016.2)可以独立路由Xilinx IP核DDR3 SDRAM控制器(rdf0223-ac701-mig-c-2015-1.zip)。
将mydesign添加到路由可以在合成阶段进行路由,但它处于实现阶段,永远不会在vivado日志控制台中显示警告消息: 无法创建'IBUF_LOW_PWR'约束,因为net'pll80Mhz / clk_in1'未直接连接到顶级端口。 Vivado忽略'IBUF_LOW_PWR',但保留了实现工具。 [C:/ac701_mig/mig_7series_0_example/mig_7series_0_example.runs/impl_1/.Xil/Vivado-7968-PC/dcp_7/pll80Mhz.edf:297] 你知道这个问题会发生什么吗? P.S附件是xilinx DDR3 SDRAM控制器的图像修改。 |
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1个回答
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你好@ rndso
你能打开合成设计并检查驱动MIG sys_clk_p和sys_clk_n输入的逻辑是什么? 谢谢,迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题,请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子,考虑给它Kudos(左边的明星) |
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