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我在Vivado块设计(IP集成器)中完成了PCIe DMA超级示例。我想在RTL流程中执行相同的操作而不是块设计,然后在没有AXI的情况下将其更改为本机接口。
我面临的问题如下: 1)像Utility Buffer这样的IP仅在块设计中可用。 2)PCIe的DMA子系统仅适用于AXI接口 3)根据IP是在块设计内还是在rtl代码中实例化,很少有端口丢失。 例如。 m_axi_arqos在PCIe IP内部块设计中存在但在外部丢失。 连接到DDR4 IP中的c0_ddr4_s_axi_arqos需要此信号。 如果您已回答其中任何一个问题,请回答 |
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2个回答
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嗨@ sachiniisc,
请参考以下链接可以帮助您 https://forums.xilinx.com/xlnx/board/crawl_message?board.id=NewUser&message.id=41246 谢谢, Sarada 如果有助于解决您的查询,请将此帖标记为“接受为解决方案”。 因此,它将有助于其他william hill官网 用户直接参考答案。如果您认为该信息有用且面向答复,请给予此帖子称赞。 |
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