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你好，先生，
有几个LVDS输出的ADC连接到我的PCB上的Virtex-6 FPGA，ADC以10位，DDR模式运行在20~100MHz采样率，这意味着LVDS输出频率为100~500MHz。 以下是有关XAPP1071的一些问题 1.在“ADC接口” - >“位时钟”部分，或图6中，DCLK的频率必须是200MHz还是300MHz？ 意味着延迟抽头是78或52 ps，总延迟是2.5ns还是1.7ns？ 以下引自DS152： 2.如果上述问题的答案是肯定的，我该如何处理不同的ADC采样率？ 例如，如果ADC以20MHz @ 10bit运行，则LVDS输出频率为100MHz，位宽为5ns。 如果我将DCLK设置为200MHz，总的2.5ns延迟仅覆盖1/2位宽，在这种情况下，当LVDS时钟和数据几乎同相时，我很有可能找不到合适的延迟时钟，我是对的吗？ 当ADC采样率高时，也会发生类似的问题。 如果ADC以100MHz运行，则位宽仅为1ns，因此总共2.5ns延迟太长，我可能会发现“两个”右延迟抽头，这也是不可接受的。 3. T_IODELAY_CLK_MAX的含义是什么？下面也引用了DS152： 谢谢。 
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3个回答
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嗨bassman59我不明白你的意思，你能解释一下吗？ADC的LVDS输出时钟频率可以计算为：采样率x位宽/ 2A和ADC的时钟频率等于采样率，谢谢。
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shengwuei写道：嗨bassman59我不明白你的意思，你能解释一下吗？ADC的LVDS输出时钟频率可以计算为：采样率x位宽/ 2A和ADC的时钟频率等于采样率，谢谢。
这与时钟到数据输出时间无关。 RTFDS。 ----------------------------是的，我这样做是为了谋生。 |
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