一个关于QSYS SDRAM的时序约束问题

请问调用QSYS SDRAM控制器出现这种时序问题的原因是什么？
像这种出现在IP核内部的问题不知道该怎么解决好，
是因为外部逻辑没搭建好还是某些地方细节没注意？

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2021-1-25 15:53:08

QSYS我用的不熟练，但是思路还是对的：
1.问题表现是SETUP/HOLD时间不足，即时序违例。
2.通常产生原因主要有两个：

2.1.跨时钟域信号没有处理好。此种情况根据代码/Block_Design可以查看出来。从你截图看大概率是ram的读写存在跨时钟域问题。解决办法请百度，简单来讲是打拍/FIFO等。
2.2.物理区域跨度太大。此种情况相对少见，通常情况下也是使用打拍/FIFO的方法，增加缓存调整时序。

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水平有限，目前只遇到过这两类情况。

张仁凤: 谢谢您的答案。这边跨时钟也都是同频不同相的时钟，而且跨时钟域数据的传递中间是有用FIFO或者RAM的，除了极个别的需要过多个周期才用到的之外，这种在我看来应该是没什么影响的吧（不知道对不对），所以我就把这条路径给false掉了，这样还会有影响吗？
卿小小_9e6 回复张仁凤：对于确认的信号，可以false。
张仁凤回复卿小小_9e6：嗯咯，应该是还有什么其他原因吧，害，这种问题对于我这种小白来说就很难

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