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编写的AD7768它的drdy时有时无，而且drdy跟dclk的时序完全是乱的怎么解决？

272 AD7768

问答对人有帮助，内容完整，我也想知道答案 0 编写的AD7768它的drdy时有时无，而且drdy跟dclk的时序完全是乱的。上面的是我以posedge dclk计数的cnt, 下面的是我以posedge drdy计数的cnt，时序有点乱，我这边是采用引脚控制的 0
2023-12-1 06:32:24　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 张程明该类别下有 100 个回答。邀请回答 jf_50240986 该类别下有 84 个回答。邀请回答 shaorc 该类别下有 73 个回答。邀请回答 Music 该类别下有 72 个回答。邀请回答 leetow2006 该类别下有 64 个回答。邀请回答王尚岱该类别下有 43 个回答。邀请回答 CCCLLL 该类别下有 41 个回答。邀请回答 mintsy 该类别下有 39 个回答。邀请回答梅利号该类别下有 38 个回答。邀请回答 wp2010abc 该类别下有 36 个回答。邀请回答河神大人该类别下有 33 个回答。邀请回答熊本熊该类别下有 33 个回答。邀请回答硬件工程师1 该类别下有 32 个回答，其中被选为最佳答案 1 次。邀请回答哔哔哔- 该类别下有 32 个回答。邀请回答奇牙虎威该类别下有 31 个回答。邀请回答 Duke 该类别下有 28 个回答。邀请回答 chunhuahua 该类别下有 27 个回答。邀请回答谢新貌该类别下有 27 个回答。邀请回答 siyugege 该类别下有 27 个回答。邀请回答阿城138 该类别下有 26 个回答。邀请回答举报李杰相关推荐 • 用FPGA控制AD7768进行数据采集，输出dout7-0不对怎么解决？ 428 • AD7768用fpga无法将reset拉高，悬空时也是低电平的原因？ 315 • 请教关于AD7768的reset引脚和程序读取问题 4638 • 用FPGA控制AD7768进行数据采集输出dout7-0不对 5747 • AD7768有规律的停止转换，像是复位一样 1065 • AD7768用DSP读取转换数据时，DRDY引脚没有信号无电平变化是怎么回事？ 294 • 请教关于AD7768芯片的START引脚使用问题 5592 • AD7768的DCLK线的高低电平达不到数据手册上的要求的如何解决？ 2056 • AD7768-4单次转换模式无法工作怎么解决？ 226 • AD7768单次工作模式下是不是达不到256Ksps数据输出速率？ 408 1个回答