请问Systemverilog中如何使用VHDL的package?

在SystemVerilog中，无法直接使用VHDL的package。因为SystemVerilog和VHDL是两种不同的硬件描述语言，它们的语法和特性有所不同。

如果你想在SystemVerilog中复用之前编写的VHDL函数，你可以将这些函数从VHDL转换为SystemVerilog，并将它们放入一个SystemVerilog的包中。

例如，将VHDL中的函数转换为SystemVerilog的代码如下所示：

```vhdl
package vhdl_package;
  function int add(int a, int b);
    add = a + b;
  endfunction
endpackage
```

转换为SystemVerilog的代码如下所示：

```systemverilog
package sv_package;
  function int add(int a, int b);
    return a + b;
  endfunction
endpackage
```

然后在SystemVerilog代码中引用该包，并调用其中的函数：

```systemverilog
`include "sv_package.sv"  // 在SystemVerilog代码中引用包

module my_module;
  import sv_package::*;
  
  // 调用函数
  int result = add(1, 2);
  
endmodule
```

确保在SystemVerilog代码中正确引用了VHDL函数所在的SystemVerilog包，并对函数进行正确的调用。

可能是引用不对，建议找一个标准案例，直接试用，然后修改。看不到源码不确定您哪儿出的问题。