请问导入SystemVerilog程序包意味着什么？

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问答对人有帮助，内容完整，我也想知道答案 0 导入SystemVerilog程序包意味着什么？ 0
2020-12-11 06:53:29　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × ChristineGu 该类别下有 16 个回答。邀请回答 HengDu 该类别下有 16 个回答。邀请回答 heks 该类别下有 16 个回答。邀请回答 dfasda 该类别下有 15 个回答。邀请回答 nhonglan 该类别下有 15 个回答。邀请回答 yonglanzhang 该类别下有 15 个回答。邀请回答杀狼000 该类别下有 14 个回答。邀请回答 wenminglang 该类别下有 14 个回答。邀请回答 C880U 该类别下有 14 个回答。邀请回答 jhdfvs 该类别下有 14 个回答。邀请回答 chm5 该类别下有 14 个回答。邀请回答 muwersddg 该类别下有 14 个回答。邀请回答 thyysbk 该类别下有 13 个回答。邀请回答凡人wlj 该类别下有 13 个回答。邀请回答 kszdj113 该类别下有 13 个回答。邀请回答飞雪9366 该类别下有 13 个回答。邀请回答 billbian 该类别下有 13 个回答。邀请回答 a732538 该类别下有 13 个回答。邀请回答 hrtuoyu 该类别下有 13 个回答。邀请回答 hfgdzc 该类别下有 13 个回答。邀请回答举报赵雪培相关推荐 • 什么是程序包？ 2801 • 请问端点是否意味着延迟？ 980 • 请问CARTIAN在函数CysLysIsStValualValuy中意味着什么？ 1739 • 请问diagnostic测试失败意味着什么？板子有问题？ 2301 • 急需ccs3.3程序包 2692 • 新表中的变量变成红色意味着什么？ 1770 • 在stm32中系统时钟到底意味着什么??? 6125 • 请问物理环回时是否意味着将电缆连接到套件？ 1983 • 单模模块意味着什么？ 1630 • Datasheet v1.2更新到v1.4意味着什么？ 322 1个回答

答案对人有帮助，有参考价值 0 在上次网络研讨会中，我解释了在Systemverilog中导入程序包时会发生什么情况。不过，仍然有很多问题，所以这里给出了书面版本。请在你自己的系统或EDA工具上尝试这些示例。将代码剪切并粘贴到SystemVerilog文件中，进行编译和调试。犯些错误，搞得一团乱，然后从中学习（即不断试错，入坑又出坑）。如果你只是听或读了这篇，但从未运行过代码，那么这些概念将从你的脑中消失的速度比Neowise彗星更快。另一盒糖想象你正在做晚餐，需要一些糖。你会怎么做？把手伸到冰箱旁边的柜子里，抓住盒子。糟糕，糖昨晚已经用完了，所以没有盒子。因此，你需要去杂货店再买一些。 SystemVerilog程序包就像杂货店一样，是一个存放了很多东西，每当你在家里找不到东西时就会去的地方。一个美国的杂货店什么是程序包？程序包中涵盖了你想在模块之间共享的定义。可以包括参数，枚举类型，结构，类型定义（typedef），类，甚至是任务或函数。这里有一个程序包，其中定义了数据类型和参数。 // chip_pkg.svpackage chip_pkg; typedef logic [3:0] data_t; parameter LIFE = 9;endpackage 编译一个程序包当你使用Questa进行编译时，代码将在工作库中转换为二进制形式。相较于原始代码，编译器可以更快地读取二进制版本，这就是为什么我们要导入程序包而不是包含它们的原因。 UVM程序包有70,000行，但是编译版本几乎是即时导入的。导入程序包模块通过导入来访问已编译的程序包代码。这里给了一个声明一些参数和变量并显示参数的芯片模块。 // chip.svmodule chip; import chip_pkg::*; // Wildcard import parameter INIT_VALUE = 'hFF; // Initial value data_t my_data = INIT_VALUE; // What are data_t and INIT_VALUE? initial $display("my_data = 'h%x / 'b%b", my_data, my_data); parameter LIFE = 42; // Ask Douglas Adams initial $display("The meaning of life is %0d", LIFE);endmodul 程序包商店 SystemVerilog编译器在本地查找名称。如果找不到它们，则转到“杂货店”-即程序包。当你编译此模块时，通配符import语句会告诉编译器该包是查找定义的地方。编译器不会从包中引入所有名称，否则那就是像把整个杂货店带回家！模块定义参数INIT_VALUE。对于“my_data”的声明，编译器需要弄清楚“data_t”和“INIT_VALUE”的含义。编译器始终从搜索本地范围（即芯片模块）开始，并成功在这里找到INIT_VALUE。但是，这里没有data_t。只有这样编译器才会查看程序包。编译器成功在芯片程序包中找到data_t的定义！你可以证明在本地范围之后程序包也被搜索了。下一个代码块定义了一个参数LIFE并进行打印。在$display()语句中，编译器需要知道什么是“ LIFE”。由于你只是在本地声明了它，因此即使其中有一个具有相同名称的参数，编译器也不会在chip_pkg中查找。本地定义与包中的参数不冲突，因为从未导入chip_pkg :: LIFE。最低限度只有在本地作用域中找不到新定义时，SystemVerilog才会从包中引入新定义。这是为什么呢？如果包中的每个名称都被立即导入，则很有可能其中一个包中的名称也许与本地范围内的一个名称冲突，例如芯片模块。最好是只引入最少的名称，而不要太多。该模块定义了一个叫LIFE的参数。在你最喜欢的模拟器中运行此代码，找出LIFE的意义。如果你是猫的话，假如是9，这会是重要的数字吗？还是说有更深的东西？如果模块将data_t类型定义为8chip_pkg显式获取LIFE的值？如果在chip_pkg和chop_pkg中都定义了一个新参数，并且都导入了该参数，该怎么办？会发生什么？如果我告诉您答案，您将永远不会记住它。请您自己尝试，花时间，发现真相。

2020-12-11 11:12:09 评论举报李新梅