[问答]

verilog中乘法器延时问题

问答对人有帮助，内容完整，我也想知道答案 0 刚刚学习verilog，夏宇闻的《verilog数字系统设计教程（第三版）》中，P143中图10.3，乘法器延时为1个与门和8个全加器的延时，为什么是 8 个？我觉得应该是 10 个全加器延时，请求大神帮忙解答一下，谢了。 0 QQ截图20141010223822.png (236.6 KB, 下载次数: 10)
2014-10-10 23:04:39　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报 liliang19910310 相关推荐 • 急求助！！！用verilog编写一个浮点矩阵乘法器 7025 • 如何在verilog编码时使用自己想要的加法器和乘法器？ 3122 • 怎么设计基于FPGA的WALLACETREE乘法器？ 1723 • 硬件乘法器是怎么实现的？ 359 • 求教一个ISE软件乘法器IP核的问题 4377 • 如何设计用于PFC的模拟乘法器？ 1330 • 乘法器 5461 • 用VHDL做软乘法器怎么做？ 3519 • FPGA乘法器设计 4594 • 乘法器 1842