【OK210试用体验】裸机篇 -- 系统时钟配置

` 本帖最后由 q15920078530 于 2015-8-10 23:59 编辑

【OK210试用体验】裸机篇 -- 系统时钟配置

前面的一张帖提到了系统的时钟配置，我们没有主动去配置它，而是用了S5PV210在iROM启动阶段的BL0的系统时钟配置，其中PCLK=66MHz，而主要的ARMCLK的主频只有400MHz，我们知道，S5PV210主频可以达到1GHz，所以，现在要来学习一下如何配置到1G Hz。

S5PV210的时钟系统可以参考官方详细的手册S5PV210_UM_REV1.1中的section 02_system CLOCK CONTROLLER

S5PV210的系统时钟

S5PV210包含了三个时钟域，即主系统（MSYS）、显示系统（DSYS）、外设系统（PSYS）。

在图中可以看到，各时钟系统域服务的对象情况：

在主系统域中包含Cortex-A8处理器、DRAM内存控制器（DMC0和DMC1）、3D、SRAM(iROM、iRAM)、INTC、SPERI等；

在显示系统域中包含了显示关联的模块，包括FIMC、FIMD、JPEG、多媒体IPs等；

在外设系统域中包含了安全、IO外设、低功耗声音播放等。

每个总线系统分别工作在200MHz（最大）、166MHz、133MHz。不同的域通过异步总线桥（BRG）相连接。

S5PV210最顶层的时钟来源于：

S5PV20包含4个PLL（锁相环），PLL就是用来将外设晶振（XXTI）的输入时钟的频率放大。

S5PV210手册中官方建议使用24MHz的输入时钟作为APLL、MPLL、VPLL、EPLL的时钟源。

这些时钟的在S5PV210的典型应用：

- Cortex-A8和MSYS时钟域使用APLL（ARMCLK、HCLK_MSYS和PCLK_MSYS）

- DSYS和PSYS时钟域（HCLK_DSYS、HCLK_PSYS、PCLK_DSYS和PCLK_PSYS）和外设时钟（GPIO、串口、SPI等）使用MPLL和EPLL

- video clock使用VPLL

时钟控制器允许为低速时钟绕过PLLs，也可以使用软件编程从每个时钟块连接和断开，达到降低功耗的目的。

Mini210S外接的晶振频率(简称Fin)为24MHz，通过时钟控制逻辑PLL可以提高系统时钟。S5PV210共有4个倍频器，即PLL，包括APLL(供MSYS使用),MPLL(供DSYS使用),EPLL(供PSYS使用),VPLL(供video相关的时钟使用)

S5PV210各时钟的关联：

手册中推荐了时钟配置频率：

PLL中各时钟驱动的系统域情况：

重要的系统时钟线路

在我们现在和之后对硬件进行驱动程序编写的时候，有这两张图非常重要，可以明确地看出系统时钟整条线路的配置。

程序编写与烧录

此调试程序需要用到上一帖中的所编写的串口通信程序，将所需要用到的时钟寄存器进行宏定义：

#define APLL_LOCK *((volatile u32 *)0xE0100000)
#define MPLL_LOCK *((volatile u32 *)0xE0100008)
#define EPLL_LOCK *((volatile u32 *)0xE0100010)
#define VPLL_LOCK *((volatile u32 *)0xE0100020)
#define APLL_CON0 *((volatile u32 *)0xE0100100)
#define MPLL_CON *((volatile u32 *)0xE0100108)
#define EPLL_CON0 *((volatile u32 *)0xE0100110)
#define EPLL_CON1 *((volatile u32 *)0xE0100114)
#define VPLL_CON *((volatile u32 *)0xE0100120)
#define CLK_SRC0 *((volatile u32 *)0xE0100200)
#define CLK_SRC1 *((volatile u32 *)0xE0100204)
#define CLK_SRC2 *((volatile u32 *)0xE0100208)
#define CLK_SRC3 *((volatile u32 *)0xE010020C)
#define CLK_SRC4 *((volatile u32 *)0xE0100210)
#define CLK_SRC5 *((volatile u32 *)0xE0100214)
#define CLK_SRC6 *((volatile u32 *)0xE0100218)
#define CLK_DIV0 *((volatile u32 *)0xE0100300)
#define CLK_DIV1 *((volatile u32 *)0xE0100304)
#define CLK_DIV2 *((volatile u32 *)0xE0100308)
#define CLK_DIV3 *((volatile u32 *)0xE010030C)
#define CLK_DIV4 *((volatile u32 *)0xE0100310)
#define CLK_DIV5 *((volatile u32 *)0xE0100314)
#define CLK_DIV6 *((volatile u32 *)0xE0100318)
#define CLK_DIV7 *((volatile u32 *)0xE010031C)

配置系统时钟寄存器的步骤：

         1）设置系统PLL锁定时间
         2）配置PLL
         3）配置各模块分频系数
         4）切换到PLL时钟
   这时候系统时钟线路图的作用就大了，可以参考。
   时钟配置函数：

void clock_init(void)
{
/* 1. set PLL lock value */
APLL_LOCK = 0xFFFF;
MPLL_LOCK = 0xFFFF;
MPLL_LOCK = 0xFFFF;
VPLL_LOCK = 0xFFFF;
/* 2. set PLL PMS value */
/* P M S EN */
APLL_CON0 = (3 << 8) | (125 << 16) | (1 << 0) | (1 << 31); /* FOUT_APLL = 1000MHz */
MPLL_CON = (12 << 8) | (667 << 16) | (1 << 0) | (1 << 31); /* FOUT_MPLL = 667MHz */
EPLL_CON0 = (3 << 8) | (48 << 16) | (2 << 0) | (1 << 31); /* FOUT_EPLL = 96MHz */
VPLL_CON = (6 << 8) | (108 << 16) | (3 << 0) | (1 << 31); /* FOUT_VPLL = 54MHz */
/* 3. wiat PLL LOCK */
while (!(APLL_CON0 & (1 << 29)));
while (!(MPLL_CON & (1 << 29)));
while (!(EPLL_CON0 & (1 << 29)));
while (!(VPLL_CON & (1 << 29)));
CLK_SRC0 = 0x10001111;
CLK_DIV0 = (0 << 0) | /* APLL_RATIO = 0, freq(ARMCLK) = MOUT_MSYS / (APLL_RATIO + 1) = 1000MHz */
(4 << 4) | /* A2M_RATIO = 4, freq(A2M) = SCLKAPLL / (A2M_RATIO + 1) = 200MHz */
(4 << 8) | /* HCLK_MSYS_RATIO = 4, freq(HCLK_MSYS) = ARMCLK / (HCLK_MSYS_RATIO + 1) = 200MHz */
(1 << 12) | /* PCLK_MSYS_RATIO = 1, freq(PCLK_MSYS) = HCLK_MSYS / (PCLK_MSYS_RATIO + 1) = 100MHz */
(3 << 16) | /* HCLK_DSYS_RATIO = 3, freq(HCLK_DSYS) = MOUT_DSYS / (HCLK_DSYS_RATIO + 1) = 166MHz */
(1 << 20) | /* PCLK_DSYS_RATIO = 1, freq(PCLK_DSYS) = HCLK_DSYS / (PCLK_DSYS_RATIO + 1) = 83MHz */
(4 << 24) | /* HCLK_PSYS_RATIO = 4, freq(HCLK_PSYS) = MOUT_PSYS / (HCLK_PSYS_RATIO + 1) = 133MHz */
(1 << 28); /* PCLK_PSYS_RATIO = 1, freq(PCLK_PSYS) = HCLK_PSYS / (PCLK_PSYS_RATIO + 1) = 66MHz */
}