全加器真值表解释

　　全加器真值表解释

　　全加器能进行加数、被加数和低位来的进位信号相加，并依据求和作用给出该位的进位信号。依据它的功用，能够列出它的真值表，如表1.2所示。

　　表1.2 一位全加法真值表

　　全加器结构化描述方式

　　module FA_struct （A， B， Cin， Sum， Count）;

　　input A;

　　input B;

　　input Cin;

　　output Sum;

　　output Count;

　　wire S1， T1， T2， T3;

　　// -- statements -- //

　　xor x1 （S1， A， B）;

　　xor x2 （Sum， S1， Cin）;

　　and A1 （T3， A， B ）;

　　and A2 （T2， B， Cin）;

　　and A3 （T1， A， Cin）;

　　or O1 （Count， T1， T2， T3 ）;

　　endmodule

　　该实例显示了一个全加器由两个异或门、三个与门、一个或门构成 （或者可以理解为两个半加器与一个或门的组合）。S1、T1、T2、T3则是门与门之间的连线。代码显示了用纯结构的建模方式，其中xor 、and、or 是Verilog HDL 内置的门器件。以 xor x1 （S1， A， B） 该例化语句为例：xor 表明调用一个内置的异或门，器件名称xor ，代码实例化名x1（类似原理图输入方式）。括号内的S1，A，B 表明该器件管脚的实际连接线（信号）的名称，其中 A、B是输入，S1是输出。

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