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redseagull

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[问答]

请问FPGA输出的PLL时钟有正负电平，上下抖动，这是怎么回事呢

我们在用125兆输入FPGA内部PLL倍频为300兆，然后这个时钟输出到IO管脚引出测量，用了很高级的示波器和探头，发现时钟上下抖动有正负电平: 最高的正电平变成了零电平，零电平向下抖动，变成了最低的负电平，也就是整体往下搬移了。请见贴图，贴图是开了余晖的效果。请问各位专家这是怎么回事呢？是外部时钟的问题还是PLL的问题呢？

回帖（8）

大大的城市小小的我_3a4

2018-5-10 08:34:27

有没有缓冲？？？

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redseagull

2018-5-10 09:04:21

请问缓冲的作用是什么？这种情况是没有缓冲造成的吗？

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redseagull

2018-5-10 09:54:59

确认是有缓冲的。

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jf_ed1027433

2018-5-10 09:56:52

引用: redseagull 发表于 2018-5-10 09:54
确认是有缓冲的。

你没有点击“回复”前面的那个答主，他是看不到你回复他的

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redseagull

2018-5-10 15:36:01

请问王岑回复的是什么呢？怎么看不到呀。麻烦重新回一下，谢谢！

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redseagull

2018-5-12 06:44:14

自己顶一下，希望得到大家的帮助。

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redseagull

2018-5-14 06:33:24

再自己顶一下，希望得到大家的回复。

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区块链2345

2018-5-14 19:56:49

看来都还不错在整个学习过程中还有在未来的区块链技术发展中的区别总体上都不一样的当然也都学习到很多的

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