如何在客户IP设计中添加内部子模块的约束？

嗨，我用CIP向导创建了一个AXI4 Lite salve外设，其中包括一个复杂的Verilog模块（带有一些子模块）。
现在我不知道如何为内部子模块添加约束。
我有一些单独的UCF文件，用于子模块设计。
我可以用这些UCF文件来完成我的IP设计？



以下为原文

Hi, I used CIP wizard created an AXI4 Lite salve peripheral that included a complex Verilog module (with some sub modules). Now I don’t know how to add constraints for the internal sub modules. I have some individual UCF files which been used in the sub module design. What can I do with those UCF files to finish my IP design?