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怎样让顶层模块调用子模块里面的数据？

问答对人有帮助，内容完整，我也想知道答案 0 怎样让顶层模块调用子模块里面的数据 0
2023-10-16 08:36:40　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 谢新貌该类别下有 43 个回答。邀请回答新星之火12138 该类别下有 39 个回答。邀请回答 911119qianhao 该类别下有 35 个回答。邀请回答 hgimtk 该类别下有 32 个回答。邀请回答 wang21cj 该类别下有 31 个回答。邀请回答独孤辉二该类别下有 27 个回答。邀请回答 wuli北该类别下有 25 个回答，其中被选为最佳答案 1 次。邀请回答 hy381 该类别下有 24 个回答。邀请回答周鹏生该类别下有 24 个回答。邀请回答修罗君该类别下有 24 个回答，其中被选为最佳答案 1 次。邀请回答牛牛爱吃草该类别下有 24 个回答。邀请回答 horayte 该类别下有 24 个回答，其中被选为最佳答案 1 次。邀请回答 butterflydw 该类别下有 24 个回答。邀请回答大洼球王该类别下有 23 个回答。邀请回答蔡甸一角该类别下有 23 个回答。邀请回答 32949523596693 该类别下有 23 个回答。邀请回答 hisysteeoke 该类别下有 23 个回答。邀请回答名士流该类别下有 23 个回答。邀请回答 testd27 该类别下有 22 个回答，其中被选为最佳答案 1 次。邀请回答 ggfx 该类别下有 22 个回答，其中被选为最佳答案 1 次。邀请回答举报刘杰相关推荐 • vhdl顶层模块可以调用子模块内部定义的信号吗? 7147 • 子模块的generated clock是否需要和其它子模块进行balance？ 9027 • 多个子模块如何让其中一个子模块包含一部分子模块？ 203 • 工程下的一个模块能不能单独仿真啊？ 2584 • verilog模块调用结果错误 2282 • 模块调用与生成问题 1712 • FPGA编译问题。突然变得耗时。 2776 • FPGA问题求助：工程的封装和在其他工程中调用封装好的工程 3200 • Quartus问题 2092 • 使用ISE子模块之间没有连接 5350 1个回答

答案对人有帮助，有参考价值 0 这要看你的子模块的实现方式了，是不是写成了库的方式，或是源码的方式，源码的方式，直接inculde头文件就可以了，如果是库的方式，那么要在你的IDE中添加库的路径，并添加库支持的头文件。就可以调用了

2023-10-16 16:59:51 评论举报王莹