[问答]

verilog模块调用结果错误

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问答对人有帮助，内容完整，我也想知道答案 0 主模块调用子模块 counter4 count4(clk, reset_counter, enable, heart, c_out); 子模块定义module counter4(clock, reset, enable, D, Q); 。。。。。。。 endmodule 从图中可以看到调用时，输入数据正确，输出数据Q也正确，为什么实例化后的c_out无结果，菜鸟求问。 0 QQ图片20140610194514.jpg (30.96 KB, 下载次数: 2)
2014-6-10 19:59:55　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 张程明该类别下有 100 个回答。邀请回答 jf_50240986 该类别下有 85 个回答。邀请回答 shaorc 该类别下有 73 个回答。邀请回答 Music 该类别下有 72 个回答。邀请回答 leetow2006 该类别下有 64 个回答。邀请回答王尚岱该类别下有 43 个回答。邀请回答 CCCLLL 该类别下有 41 个回答。邀请回答 mintsy 该类别下有 39 个回答。邀请回答梅利号该类别下有 38 个回答。邀请回答 wp2010abc 该类别下有 36 个回答。邀请回答河神大人该类别下有 34 个回答。邀请回答熊本熊该类别下有 34 个回答。邀请回答硬件工程师1 该类别下有 33 个回答，其中被选为最佳答案 1 次。邀请回答哔哔哔- 该类别下有 33 个回答。邀请回答奇牙虎威该类别下有 31 个回答。邀请回答 Duke 该类别下有 28 个回答。邀请回答 siyugege 该类别下有 27 个回答。邀请回答谢新貌该类别下有 27 个回答。邀请回答 chunhuahua 该类别下有 27 个回答。邀请回答万物死该类别下有 26 个回答。邀请回答举报米涅瓦的猫头鹰相关推荐 • nTrace中的信号添加的nWave中报路径错误（Verilog VHDL mix） 3750 • 用VHDL调用verilog时遇到一个神奇的问题 4246 • 怎样在Verilog写的testbench测试VHDL模块?? 7658 • vhdl顶层模块可以调用子模块内部定义的信号吗? 7341 • verilog中函数function 中的变量可以和调用模块的变量重名吗 5616 • Modesim仿真：仿真系统提出太少端口警告，被调用模块无相应的输入怎么破？ 5291 • 模块调用与生成问题 1834 • 求教！用Verilog实现宏定义时编译错误 4902 • 请问verilog可以在命令行上只调用“生成应用程序”构建步骤吗？ 928 • verilog基础模块介绍 1266