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怎样在Verilog写的testbench测试VHDL模块??

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问答对人有帮助，内容完整，我也想知道答案 0 怎样在Verilog写的testbench测试VHDL模块??一个vhdl的工程模块，怎么用verilog写testbench 来调用模块仿真！！真心求帮助 0 已退回1积分
2013-8-1 22:54:01　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答 tutu1583 该类别下有 11 个回答。邀请回答举报 h1654155733.5974 相关推荐 • Verilog 4247 • verilog语言测试文件怎么写 3743 • 用VHDL调用verilog时遇到一个神奇的问题 4096 • 关于路由后仿真和VHDL测试平台 1498 • 怎么给vhdl的testbench指导文件？ 2917 • 怎么让ise 12.4设置为verilog而不是vhdl 1533 • 【verilog每日一练】testbench编写基本结构 1352 • testbench设置的问题 3040 • nTrace中的信号添加的nWave中报路径错误（Verilog VHDL mix） 3560 • 请问modelsim的testbench用VHDL如何编写 2859 5个回答

答案对人有帮助，有参考价值 0 难道没有大神知道么？？？{:4:}{:4:}{:4:}

2013-8-2 13:32:13 评论举报 h1654155733.5974

答案对人有帮助，有参考价值 0 verilog的testbench是用来仿真verilog模块的，你仿真VHDL模块要用VHDL写，去百度下，可以找到答案

2013-8-3 23:40:24 评论举报谢文斌

答案对人有帮助，有参考价值 0 verilog的testbench是用来仿真verilog模块的，你仿真VHDL模块要用VHDL写，去百度下，可以找到答案

2013-8-3 23:41:35 评论举报谢文斌

答案对人有帮助，有参考价值 0 谢谢分享，正是我感兴趣的主题。

2013-8-5 06:12:27 评论举报 lihanmiaomiao

答案对人有帮助，有参考价值 0 xiewenbin520 发表于 2013-8-3 23:41 verilog的testbench是用来仿真verilog模块的，你仿真VHDL模块要用VHDL写，去百度下，可以找到答案 ... 这个不能用altera-modersim联合仿真。。。版本只支持单独仿真。。。。。如果要，只能用单独版本。。。还存在版本的限制。

2013-8-6 08:35:58 评论举报 h1654155733.5974

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