怎样在Verilog写的testbench测试VHDL模块??

怎样在Verilog写的testbench测试VHDL模块??一个vhdl的工程模块，怎么用verilog写testbench 来调用模块仿真！！真心求帮助

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2013-8-2 13:32:13

难道没有大神知道么？？？

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2013-8-3 23:40:24

verilog的testbench是用来仿真verilog模块的，你仿真VHDL模块要用VHDL写，去百度下，可以找到答案

2013-8-3 23:41:35

verilog的testbench是用来仿真verilog模块的，你仿真VHDL模块要用VHDL写，去百度下，可以找到答案

2013-8-5 06:12:27

谢谢分享，正是我感兴趣的主题。

2013-8-6 08:35:58

引用: xiewenbin520 发表于 2013-8-3 23:41
verilog的testbench是用来仿真verilog模块的，你仿真VHDL模块要用VHDL写，去百度下，可以找到答案 ...

这个不能用altera-modersim联合仿真。。。版本只支持单独仿真。。。。。如果要，只能用单独版本。。。还存在版本的限制。