verilog UDP无法转换为项目

你好我可以看到UDP不在主模块中，请将更改作为跟随原则udp_xor2（o，a，b）;输入a，b;输出o;表// ab：o0 0：0; 0 1：1
; 1 0：1; 1 1：0; endtableendprimitivemodule bin_to_gray_udp（b3，b2，b1，b0，g3，g2，g1，g0）;输入b3，b2，b1，b0;输出g3，g2，g1，g0; /
/实例化udp***uf（g3，b3）; udp_xor2 inst1（g2，b3，b2）; udp_xor2 inst2（g1，b2，b1）; udp_xor2 inst3（g0，b1，b0）;
endmodule
UDP是可合成的。请参考附加的示例设计，以便组合使用。
Sequentail UDP。
我希望这可以帮助您了解如何在设计中使用UDP。
问候，
Pratham的
-Pratham ------------------------------------------------
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xstug_examples.rar 771 KB



以下为原文

Hello As i could see the UDP is not in the main module please make the changes as follow

primitive udp_xor2 (o, a, b);
input a, b;
output o;
table
// a b : o
0 0 : 0;
0 1 : 1;
1 0 : 1;
1 1 : 0;
endtable
endprimitive


module bin_to_gray_udp(b3, b2, b1, b0, g3, g2, g1, g0);

input b3, b2, b1, b0;
output g3, g2, g1, g0;

//instantiate the udps
buf    (g3, b3);
udp_xor2 inst1(g2, b3, b2);
udp_xor2 inst2(g1, b2, b1);
udp_xor2 inst3(g0, b1, b0);  

endmodule
 
The UDP is synthesizable.Please refer a attached example design for combinationral & Sequentail UDP.
 
I hope this will help you to get an idea about how to use UDPs in the design.
 
Regards,
Pratham
-Pratham

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UDP通常不可合成。
UDP通常用于细胞的详细建模以进行模拟 - 特别是当涉及预设和清除等异步事件的“常规”描述时。
它们也很慢（用于模拟）和不必要的。
如果你想要一个XOR函数，只需使用异或运算符
分配= a ^ b;
或者（我不知道你为什么要这样做），你可以使用原始的Verilog XOR单元格
xor my_xor（out，a，b）;
这应该是可综合的。
Avrum



以下为原文

A UDP is generally not synthesizable. A UDP is usually used for detailed modelling of cells for simulation - particularly when "conventional" descriptions of asynchronous events like presets and clears are involved.
 
They are also slow (for simulation) and unecessary. If you want an XOR function, just use the exclusive OR operator
 
assign out = a ^ b;
 
or (and I don't know why you would want to), you can use the primitive Verilog XOR cell
 
xor  my_xor (out,a,b);
 
This should be synthesizable.
 
Avrum

你好我可以看到UDP不在主模块中，请将更改作为跟随原则udp_xor2（o，a，b）;输入a，b;输出o;表// ab：o0 0：0; 0 1：1
; 1 0：1; 1 1：0; endtableendprimitivemodule bin_to_gray_udp（b3，b2，b1，b0，g3，g2，g1，g0）;输入b3，b2，b1，b0;输出g3，g2，g1，g0; /
/实例化udp***uf（g3，b3）; udp_xor2 inst1（g2，b3，b2）; udp_xor2 inst2（g1，b2，b1）; udp_xor2 inst3（g0，b1，b0）;
endmodule
UDP是可合成的。请参考附加的示例设计，以便组合使用。
Sequentail UDP。
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问候，
Pratham的
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以下为原文

Hello As i could see the UDP is not in the main module please make the changes as follow

primitive udp_xor2 (o, a, b);
input a, b;
output o;
table
// a b : o
0 0 : 0;
0 1 : 1;
1 0 : 1;
1 1 : 0;
endtable
endprimitive


module bin_to_gray_udp(b3, b2, b1, b0, g3, g2, g1, g0);

input b3, b2, b1, b0;
output g3, g2, g1, g0;

//instantiate the udps
buf    (g3, b3);
udp_xor2 inst1(g2, b3, b2);
udp_xor2 inst2(g1, b2, b1);
udp_xor2 inst3(g0, b1, b0);  

endmodule
 
The UDP is synthesizable.Please refer a attached example design for combinationral & Sequentail UDP.
 
I hope this will help you to get an idea about how to use UDPs in the design.
 
Regards,
Pratham
-Pratham

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谢谢你的回答，它帮助我解决了这个问题。我还有另一个问题：如果顶级模块的子模块仍然需要UDP，你的解决方案是否有效？



以下为原文

Thank you for your answer, It helps me solved the problem.
AND I have another question: if the sub-module of the top module still need the UDP, will your solution work?