来自vivado hls的RTL可以由Design Compiler进行综合吗？

@ABINSONOnly适用于Xilinx Fpga系列。
-Pratham ------------------------------------------------
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在HLS中创建新项目时，您可以指定将使用生成的RTL的目标设备。
因此，通常，RTL将用于Xilinx FPGA。

感谢您的回答
这是我的理解 
如果您只在源C代码中使用简单逻辑，则结果RTL可以在Design Compiler上合成。 
我尝试在C上编写oneMatrix Multiplication并将来自vivado hls的RTL合成。
它很成功。 
但是，如果你的C更复杂，RTL需要在FPGA上使用一些特定的单元/逻辑。 
此RTL无法合成。 
如果我的理解是错误的，请纠正我。 
谢谢

据我所知，它主要是通用的Verilog / VHDL代码。
这包括RAM和DSP片;
HLS只是在代码中放置数组或乘法符号，并让主合成工具用适当的等价物替换它们。
例外情况显然是Xilinx库中包含的内容，以及AXI接口（HLS只留下一个标签，告诉主要综合工具将AXI接口放在那里;这允许综合工具自定义接口）。
显然，如果你使用不同的器件，HLS资源使用估计可能完全错误，而且很可能Xilinx自己的综合工具在某种程度上针对HLS输出的（可怕的）Verilog / VHDL进行了优化。
据我所知，如果您为Xilinx设备构建此许可证，许可证将允许您使用Design Compiler。
如果您的目标是Altera设备，那么您就违反了许可协议。