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嗨，
我试图找出将内部时钟（源自MMCM）转发到差分输出的最佳配置，其中6个连接到200MHz ADC，3个连接到200MHz DAC。 从我读到的内容来看，接口差分引脚的最佳解决方案是使用所需时钟驱动ODDR，数据端口连接到“1”和“0”。 我的问题是针对ODDR之前的所有内容。 这是我的设置： - Virtex 6器件（195T） - 外部振荡器以50 MHz的频率为FPGA提供时钟 - ADC和DAC的时钟频率必须为200 MHz，时钟线来自FPGA（我知道这是不好的做法，但遗憾的是我无能为力） - 使用MMCM从50MHz输入合成200 MHz时钟信号，时钟信号用于内部逻辑和时钟转发 所以这是我的问题：什么是最合适的设置，以尽可能少的抖动将内部时钟信号转发到外部引脚。 原则上，我可以想到3种设置（如果我错了，请纠正我）。 1.一个MMCM合成200MHz频率，第二个MMCM连接到第一个，用作抖动滤波器（如UG362中所述 - 时钟资源） 2.一个MMCM合成200MHz频率，直接连接到ODDR 3.并排放置两个MMCM，它们都用于合成200MHz时钟 - 第一个仅驱动内部逻辑 - 第二个驱动外部硬件 所有3种设置如下所示。 请注意，我已经标记了BUFG。 时钟资源用户指南建议直接连接MMCM的反馈时钟，如果用作频率合成或抖动滤波器，则不在其间实例化BUFG。 但是，如果我这样做，我会在某些情况下出现计时错误。 第二个问题是ODDR之前的BUFG / BUFIO。 如果我将MMCM的输出直接连接到ODDR，工具会自动推断出一个BUFG，并从该连接到所有ODDR。 据我了解，这种设计没有使用高性能时钟。 是否有可能强制使用HPC？ 我是否需要在每个时钟区域实例化一个MMCM以确保使用HPC？ 在这种情况下，如何将50MHz输入时钟连接到所有MMCM？ 简而言之：哪种设置最适合将低抖动时钟转发到ADC和DAC？ 在任何一种情况下，我需要实例化哪些BUFG / BUFIO？ 提前谢谢了， 基督教 
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3个回答
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谢谢你的提示。
尽管如此，我的一些问题仍未得到答复： 1.如何使用从MMCM到ODDR的HPC？ 2.为什么第一个MMCM的反馈路径中的BUFG会恶化驱动逻辑的200MHz的时序？ 参考设计助手，设置编号3应该可以实现最佳的时钟转发。 它是否正确？ |
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附加信息：
输入为50MHz时钟，最大抖动为2ps（如振荡器数据手册中所述）。 时钟向导显示频率合成后估计的抖动为118ps（50MHz至200MHz）。 如果我取这个值并构建一个抖动滤波器（带有直接反馈的MMCM），时钟向导会向我显示估计的95ps抖动。 这些信息可靠吗？ 如果是，这表明采用我的第一个设计（MMCM连续）最适合低抖动时钟转发。 有什么建议么？ |
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我想到的另一个问题是：
如果级联两个MMCM，我应该将第一个MMCM的估计峰峰值抖动作为第二个MMCM的通用端口的值吗？ 在我的情况下，这将是0.024UI（118ps / 5ns）。 提前致谢 |
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