请问如何使用Artix-7收发器IP的信号？

你好，
如何使用信号？
谢谢，
Muuu
（* DowngradeIPIdentifiedWarnings =“是”*）（* X_CORE_INFO =“SERDES，gtwizard_v3_6_1，{protocol_file = aurora_8b10b_single_lane_2byte}”*）（* CORE_GENERATION_INFO =“SERDES，gtwizard_v3_6_1，{protocol_file = aurora_8b10b_single_lane_2byte}”*）模块SERDES（输入soft_reset_tx_in，输入
soft_reset_rx_in，输入dont_reset_on_data_error_in，输入q0_clk1_gtrefclk_pad_n_in，输入q0_clk1_gtrefclk_pad_p_in，输出gt0_tx_fsm_reset_done_out，输出gt0_rx_fsm_reset_done_out，输入gt0_data_valid_in，输出gt0_txusrclk_out，输出gt0_txusrclk2_out，输出gt0_rxusrclk_out，输出gt0_rxusrclk2_out，
// _________________________________________________________________________ // GT0（X0Y0）// ____________________________ CHANNEL PORTS________________________________ // --------------------------频道 - DRP端口-----
---------------------输入[8：0] gt0_drpaddr_in，输入[15：0] gt0_drpdi_in，输出[15：0] gt0_drpdo_out，输入gt0_drpen_in，输出gt0_drprdy_out
，输入gt0_drpwe_in，// ----------------------------- Loopback Ports -------------
----------------输入[2：0] gt0_loopback_in，// ------------------------
----掉电端口----------------------------输入[1：0] gt0_rxpd_in，输入[1：0]
gt0_txpd_in，// ------------------- RX初始化和重置端口--------------------输入gt0_eyescanreset_in
，输入gt0_rxuserrdy_in，// ------------------------ RX Margin Analysis Ports ----------------
--------输出gt0_eyescandataerror_out，输入gt0_eyescantrigger_in，// -----------------------接收端口 - CDR端口------
------------------输入gt0_rxcdrovrden_in，// -------
----------接收端口 - 时钟校正端口-----------------输出[1：0] gt0_rxclkcorcnt_out，// -------
---------接收端口 - FPGA RX接口端口-----------------输出[15：0] gt0_rxdata_out，// -------
---------接收端口 - RX 8B / 10B解码器端口-----------------输出[1：0] gt0_rxcharisk_out，输出[1：0] gt0_rxdisperr_out
，输出[1：0] gt0_rxnotintable_out，// ----------------------接收端口 - RX AFE端口-----------
-----------输入gt0_gtprxn_in，输入gt0_gtprxp_in，// ----------接收端口 - RX判决反馈均衡器（DFE）-----------
输出[14：0] gt0_dmonitorout_out，// ------------------接收端口 - RX Equailizer端口----------------
---输入gt0_rxlpmhfhold_in，输入gt0_rxlpmhfovrden_in，输入gt0_rxlpmlfhold_in，// -------------接收端口 - RX Fabric输出控制端口-------------输出gt0_rxoutclkfabric_out
，// -----------接收端口 - RX初始化和复位端口------------输入gt0_gtrxreset_in，输入gt0_rxlpmres
et_in，// ------------接收端口-RX初始化和重置端口------------输出gt0_rxresetdone_out，// ---------
---------- TX初始化和重置端口--------------------输入gt0_gttxreset_in，输入gt0_txuserrdy_in，// -------
---------发送端口 - FPGA TX接口端口----------------输入[15：0] gt0_txdata_in，// --------
--------发送端口 - TX 8B / 10B编码器端口----------------输入[1：0] gt0_txcharisk_in，// -------
------发送端口 - TX可配置驱动程序端口--------------输出gt0_gtptxn_out，输出gt0_gtptxp_out，输入[3：0] gt0_txdiffctrl_in，// -------
- 发送端口 - TX结构时钟输出控制端口----------输出gt0_txoutclkfabric_out，输出gt0_txoutclkpcs_out，// -----------发送端口 - TX初始化和复位端口 -
---------输出gt0_txresetdone_out，
// ____________________________ COMMON PORTS________________________________输出gt0_pll0reset_out，输出gt0_pll0outclk_out，输出gt0_pll0outrefclk_out，输出gt0_pll0lock_out，输出gt0_pll0refclklost_out，输出gt0_pll1outclk_out，输出gt0_pll1outrefclk_out，输入sysclk_in
）;