请问AD9361 LVDS时序必须在FPGA中直接使用FB_CLK双边沿发送数据吗？

您好！不管FPGA怎么产生FB_CLK和Data，发送的数据时序需满足建立时间，tSTX，即TX_D[5:0], TX_FRAME setup time to FB_CLK falling edge at AD9361 inputs。请您查看资料中的数据接口部分的时序图。