如何从Xilinx提供的宏代码中推断出CC16CLE计数器来？

问答对人有帮助，内容完整，我也想知道答案 0 在“Spartan-3 Libraries for Schematic Designs”中 http://www.xilinx.com/support/do ... _2/spartan3_scm.pdf CC16CLE在第99页上定义。 CC16CLE与CB16CLE的不同之处在于它包含了以下功能：“承载具有相对位置约束的逻辑以确保有效的逻辑布局”。很明显，原理图组件CC16CLE有一些与之相关的约束，以使实现更快。 Xilinx在目录.... 13.2 ISE_DS ISE vhdl hdlMacro中提供CC16CLE.vhd和CB16CLE.vhd。它们是完全相同的文件，只是名称不同，维护评论也很差。现在我遇到的问题是，如果Xilinx提供CC16CLE.vhd来推断你的设计中的这个计数器，他们还应该包括实现这个的约束......“带有相对位置约束的逻辑以确保有效的逻辑放置”.. 它在哪里？或者我错过了什么。谢谢以上来自于谷歌翻译以下为原文 In the "Spartan-3 Libraries Guide for Schematic Designs" http://www.xilinx.com/support/do ... _2/spartan3_scm.pdf CC16CLE is defined on Page 99. CC16CLE only differs from CB16CLE by including the following functionality indicated on Page 99 ..”carry logic with relative location constraints to ensure efficient logic placement”.. It is clear that the Schematic component CC16CLE have some constraints associated with it to make the implementation faster. Xilinx provide CC16CLE.vhd and CB16CLE.vhd in directory ....13.2ISE_DSISEvhdlhdlMacro. They are exactly the same files just with different names and poorly maintained comments. Now the problem that I have is that if Xilinx provides CC16CLE.vhd to infer this counter in your design they should also include the constraints to implement this ...”carry logic with relative location constraints to ensure efficient logic placement”.. Where is it? Or am I missing something. Thanks 0
2019-7-8 08:24:31　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答举报王璨相关推荐 • 请问为什么Vivado 2016.4没有推断出BRAM? 973 • Virtex6内部错误的解决办法？ 1074 • 推断FP32模型格式的速度比CPU上的FP16模型格式快是为什么？ 337 • 怎样去使用CC2530的定时/计数器中断系统呢 997 • 请问ISE综合时会用一个LUT来替代深度不大于16位的移位寄存器吗？ 2126 • 16位TC中断错过计数器增加该怎么办？ 1249 • 如何使用D触发器和异或门构建从0开始计数的模16加1计数器？ 2182 • 定时器/计数器8253内部有多少个16位的计数器 1970 • 单片机中的程序计数器PC是16位的寻址范围是64KB怎么来的呀？ 1928 • 正交32位计数器接收不到数据 993 2个回答

答案对人有帮助，有参考价值 0 你所缺少的是，由于这些库元素的制作，综合工具已变得更加智能。只是在行为上编码计数器（a 以下为原文 What you're missing is that the synthesis tools have become a good deal smarter since these library elements were made. Just coding a counter behaviorally (a <= a + 1) will in fact create a counter with carry logic, and the placement tools will use the correct relative placement to allow the carry to use the dedicated routes. There's really no need to use these macros for more recent versions of ISE. -- Gabor

2019-7-8 08:42:01 评论举报杨玲

答案对人有帮助，有参考价值 0 你好Gabor 谢谢你为我清理。以上来自于谷歌翻译以下为原文 Hello Gabor Thank you for clearing that up for me.

2019-7-8 08:47:28 评论举报张瑞娟