[启芯][公开课] 数字逻辑综合 04-1 Timing constraints

本课程主要介绍通过逻辑综合工具，将Verilog RTL 代码转换成门级网表的方式，以满足设计的时序要求。
学习本课程可以熟悉逻辑综合工具的使用。逻辑综合技术是数字IC设计师必须掌握的一项核心技术。
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[media]http://v.youku.com/v_show/id_XNjgyMDU3MzEy.html?f=22488623[/media]