write_vhdl与write_verilog有什么差异？

目前有三种方法可以实现如下目的：为IP创建一个单独的项目，合成并使用write_verilog或write_vhdl来获取核心的结构网表。
您可以使用Vivado工具中的Manage IP流来生成单独的IP核项目。
另一种选择是将IP核设置为整个项目的顶层，合成它，编写verilog或VHDL文件并将其添加到项目中;
这样，您不需要创建单独的项目或复制原始IP。
您还可以将CORE Generator独立使用CORE Generator项目设置设置为结构仿真模型，然后将源导入Vivado工具。
谢谢和RegardsBalkrishan -----------------------------------------------
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我总是使用第二个选项，但是如果我使用“write_verilog”命令创建的文件，它的效果很好，如果我使用“write vhdl”命令创建文件，它就不会......

您是否有任何理由想使用vhdl网表创建项目？
我更喜欢用于模拟或验证的vhdl网表。要在顶层使用网表，请尝试将模块定义为黑盒并使用edf文件。
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